面試硬件工程師問題及參考答案2017

硬件工程師要求.熟悉電路設計、PCB布板、電路調試，能熟練使用PROTEL等電路設計軟件。以下是本站小編精心為大家整理的面試硬件工程師問題及參考答案，希望對大家有所幫助!更多內容請關注應屆畢業生網!

1、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低於COMS電路的最低高電平(一般為3.5V)，這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。

2、OC門電路必須加上拉電阻，以提高輸出的搞電平值。

3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。

4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供泄荷通路。

5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強抗干擾能力。

6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。

7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。

上拉電阻阻值的選擇原則包括:

1、從節約功耗及芯片的灌電流能力考慮應當足夠大;電阻大，電流小。

2、從確保足夠的驅動電流考慮應當足夠小;電阻小，電流大。

3、對於高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮 以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理 //OC門電路必須加上拉電阻，以提高輸出的搞電平值。 OC門電路要輸出“1”時才需要加上拉電阻 不加根本就沒有高電平 在有時我們用OC門作驅動(例如 控制一個 LED)灌電流工作時就可以不加上拉電阻 OC門可以實現“線與”運算 OC門就是 集電極 開路 輸出 總之加上拉電阻能夠提高驅動能力。

11、如何解決亞穩態。(飛利浦-大唐筆試)? 亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態。當一個觸發器進入亞穩態時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩定在某個正確的電平上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處於振盪狀態，並且這種無用的輸出電平可以沿信號通道上的各個觸發器級聯式傳播下去。

　　解決方法：

1 降低系統時鐘頻率

2 用反應更快的FF

3 引入同步機制，防止亞穩態傳播

4 改善時鐘質量，用邊沿變化快速的'時鐘信號

關鍵是器件使用比較好的工藝和時鐘週期的裕量要大。亞穩態寄存用d只是一個辦法，有時候通過not，buf等都能達到信號過濾的效果

12、IC設計中同步復位與異步復位的區別。(南山之橋)

同步復位在時鐘沿採復位信號，完成復位動作。異步復位不管時鐘，只要復位信號滿足條件，就完成復位動作。異步復位對復位信號要求比較高，不能有毛刺，如果其與時鐘關係不確定，也可能出現亞穩態。

13、MOORE 與 MEELEY狀態機的特徵。(南山之橋)

Moore 狀態機的輸出僅與當前狀態值有關, 且只在時鐘邊沿到來時才會有狀態變化. Mealy 狀態機的輸出不僅與當前狀態值有關, 而且與當前輸入值有

14、多時域設計中,如何處理信號跨時域。(南山之橋)

不同的時鐘域之間信號通信時需要進行同步處理，這樣可以防止新時鐘域中第一級觸發器的亞穩態信號對下級邏輯造成影響，其中對於單個控制信號可以用兩級同步器，如電平、邊沿檢測和脈衝，對多位信號可以用FIFO,雙口RAM，握手信號等。 跨時域的信號要經過同步器同步，防止亞穩態傳播。例如：時鐘域1中的一個信號，要送到時鐘域2，那麼在這個信號送到時鐘域2之前，要先經過時鐘域2的同步器同步後，才能進入時鐘域2。這個同步器就是兩級d觸發器，其時鐘為時鐘域2的時鐘。這樣做是怕時鐘域1中的這個信號，可能不滿足時鐘域2中觸發器的建立保持時間，而產生亞穩態，因為它們之間沒有必然關係，是異步的。這樣做只能防止亞穩態傳播，但不能保證採進來的數據的正確性。所以通常只同步很少位數的信號。比如控制信號，或地址。當同步的是地址時，一般該地址應採用格雷碼，因為格雷碼每次只變一位，相當於每次只有一個同步器在起作用，這樣可以降低出錯概率，象異步FIFO的設計中，比較讀寫地址的大小時，就是用這種方法。如果兩個時鐘域之間傳送大量的數據，可以用異步FIFO來解決問題。 我們可以在跨越Clock Domain 時加上一個低電平使能的Lockup Latch 以確保Timing能正確無誤。